Static Timing Analysis

Project : Gal_Hylo
Build Time : 07/28/17 11:02:08
Device : CY8C4245AXI-483
Temperature : -40C - 85C
VDDA : 3.30
VDDD : 3.30
Voltage : 3.3
Expand All | Collapse All | Show All Paths | Hide All Paths
+ Timing Violation Section
No Timing Violations
+ Clock Summary Section
Clock Domain Nominal Frequency Required Frequency Maximum Frequency Violation
Clock_1(FFB) Clock_1(FFB) 1.000 kHz 1.000 kHz N/A
Clock_2(FFB) Clock_2(FFB) 1.000 kHz 1.000 kHz N/A
CyHFClk CyHFClk 24.000 MHz 24.000 MHz N/A
Clock_2 CyHFClk 1.000 kHz 1.000 kHz N/A
Clock_1 CyHFClk 1.000 kHz 1.000 kHz N/A
CyILO CyILO 32.000 kHz 32.000 kHz N/A
CyIMO CyIMO 24.000 MHz 24.000 MHz N/A
CyLFClk CyLFClk 32.000 kHz 32.000 kHz N/A
CyRouted1 CyRouted1 24.000 MHz 24.000 MHz N/A
CySysClk CySysClk 24.000 MHz 24.000 MHz N/A